高速・省エネルギーのディープラーニング専用プロセッサの開発

当社は、ディープラーニングの演算量を削減するアルゴリズムと、ディープラーニングの処理を効率的に実行するハードウェアアーキテクチャの協調開発により、認識精度をほとんど劣化させずに演算量を削減し、ディープラーニングの高速化・省エネルギー化を実現する技術を開発しました。この技術をFPGA^(注1)上に実装し検証した結果、従来方式と比較してディープラーニングの演算エネルギー効率（処理速度÷消費電力）が約4倍に改善することを確認しました。本成果は台湾で開催されている半導体回路の国際会議「A-SSCC 2018」にて、11月6日に発表しました。

ディープラーニングでは大量の積和演算を行う必要があり、演算の処理時間や消費電力が大きいという課題があります。この課題に対し、積和演算で用いる定数（重み）のビット数を減らすことで、演算量を削減する手法が提案されています。しかし、大幅に演算量を削減するために、重みを1ビットや2ビットまで削減すると、認識精度が劣化してしまいます。今回、重みのビット数をニューラルネットワークの各層に数十～数千あるフィルタ毎に、別々に最適化する手法を開発しました。これにより、認識精度をほとんど劣化させることなく演算量を大幅に削減することに成功しました。

さらに当社は、フィルタ毎にビット数が異なる重みを用いた積和演算を効率よく処理するための演算器のアーキテクチャとして、1ビットずつ分割した重みをそれぞれ異なる積和演算器に順番に割り当てて並列で処理を行うビットパラレル方式を考案しました。これにより積和演算器のアーキテクチャとして採用されることの多いビットシリアル方式に対し、積和演算器の利用効率を改善することができました。

今回開発したこれらの技術を用いて、ResNet50^(注2)のニューラルネットワークをFPGAに実装しました。ImageNet^(注3)を用いた画像認識のテストでは認識精度をほとんど劣化させずに演算時間が従来の約25%まで削減され、ディープラーニングの演算エネルギー効率（処理速度÷消費電力）が約4倍に改善することが検証できました。

今後、多くの機器にAI機能が搭載されることが予測されています。スマートフォンやHMD^(注4)のようなAIを用いて画像認識等を行うエッジ端末向けや省エネルギー化が必要なデータセンター向けに、今回開発した技術を活用することが想定されます。ディープラーニングに代表されるAI技術は大量のデータを処理するため、そのデータを保存するメモリやストレージは、AI技術にとって高速プロセッサと並んで重要なデバイスです。当社はAI技術の発展に必要なデバイスであるメモリやストレージを核としたデータ指向コンピューティングを実現すべく、AI関連技術の研究開発にも注力していきます。